芯片封装的wire bond环节，需要对芯片外观及框架外观进行检测，主要检测缺陷包括来料不良（missing die、ink die）、断线、少线、乱线、框架划痕、异物等。产品良率高，导致部分缺陷收集困难。
当前场景基本使用传统算法检测，由于外来物造成的过检较多，需要投入较多人力进行复判；由于金线表面光照不均、背景复杂，对于金线是否断线等缺陷，只能采用局部检测方案，仍然存在漏检风险。
